SemiAnalysis phân tích Kirin 9030 của Huawei: Tiến trình bị cản trở, gập mở mở đường

Trong lĩnh vực kỹ thuật đảo ngược bán dẫn, TechInsights đã thống trị trong nhiều thập kỷ. Cuối tuần trước, SemiAnalysis của Dylan Patel đã chính thức công bố báo cáo phân tích công khai đầu tiên từ phòng thí nghiệm STEEL (Phòng thí nghiệm Đánh giá & Kỹ thuật Tháo dỡ) của mình, nhắm thẳng vào một trong những con chip được quan tâm nhất toàn cầu, Kirin 9030 Pro trên Huawei Mate 80 Pro, sử dụng quy trình N+3 tiên tiến nhất của SMIC.

Thời điểm này rất đáng chú ý. TechInsights đang được quỹ đầu tư tư nhân rao bán, trong khi doanh thu của SemiAnalysis đã vượt qua gã khổng lồ kỳ cựu này. Dylan chọn thời điểm này để ra tay, sử dụng một báo cáo phân tích cực kỳ giàu kỹ thuật, kèm theo những bức ảnh chụp chip thực tế từ phòng thí nghiệm ở Oregon.

Tiêu đề của báo cáo đã là một quả bom: Khoảng cách kim loại tối thiểu (M0 pitch) của SMIC N+3 chỉ là 32.5nm, nhỏ hơn cả mức 36nm của quy trình 18A được sử dụng trong bộ vi xử lý Panther Lake mới nhất của Intel.

SMIC, khi không có máy quang khắc EUV, lại có thể làm cho khoảng cách kim loại mịn hơn cả Intel?

Nếu chỉ nhìn vào tiêu đề, thông tin này đủ để làm dậy sóng toàn bộ giới bán dẫn, nhưng chính SemiAnalysis trong đoạn thứ hai của báo cáo đã dội một gáo nước lạnh, gọi đây là một "cherry picked metric", một chỉ số được lựa chọn một cách có chủ đích.

Bài viết này sẽ giải mã báo cáo phân tích đó cho bạn,

Bắt kịp về mật độ, nhưng với cái giá đắt đỏ

Quy trình N+3 của SMIC thực sự đã bắt kịp về mật độ bóng bán dẫn với quy trình N6 của TSMC.

Phòng thí nghiệm STEEL, thông qua phân tích mặt cắt TEM (Kính hiển vi điện tử truyền qua), đã đo được mật độ Bohr của N+3 là 113.4 MTr/mm², cao hơn một chút so với mức 107.7 MTr/mm² của TSMC N6. Chiều cao ô đơn vị giảm từ 252nm trên N+2 xuống còn 228nm, và khoảng cách cổng tiếp xúc (CGP) giảm từ 63nm xuống còn 57nm. Những con số này kết hợp lại có nghĩa là, trong điều kiện không có EUV, chỉ sử dụng quang khắc DUV, SMIC đã đạt được mật độ logic tương đương cấp độ 7nm trưởng thành của TSMC.

Cái giá phải trả là gì?

Lớp M0 của SMIC sử dụng kỹ thuật tạo mẫu bốn lần tự căn chỉnh (SAQP), nghĩa là xử lý một mẫu mặt nạ quang học bốn lần để tạo ra các đường kẻ mảnh hơn. TSMC N6 chỉ cần tạo mẫu kép (SADP) cho cùng một lớp. Bốn lần đồng nghĩa với số lượng mặt nạ nhiều hơn, yêu cầu độ chính xác chồng lớp cao hơn, quy trình phức tạp hơn và chi phí cao hơn.

SemiAnalysis đã trực tiếp nhìn thấy cái giá của SAQP trong ảnh mặt cắt: các rãnh M0 trên N+3 có hình dạng thang ngược rõ rệt (đáy hẹp hơn đỉnh), với một dải tích tụ lớp chắn rõ ràng ở đáy rãnh. Mặc dù hình thái này có lợi cho việc lấp đầy đồng, nhưng ở khoảng cách 32.5nm, độ khó của việc kiểm soát quy trình tăng lên đột biến.

Dùng một phép ẩn dụ mà một nhà giao dịch có thể hiểu: SMIC đang làm những tờ tiền cùng mệnh giá, nhưng chi phí in ấn cho mỗi tờ lại gấp nhiều lần TSMC, và rủi ro về tỷ lệ hao hụt cũng lớn hơn. Mật độ giống nhau, nhưng kinh tế học lại hoàn toàn khác.

Kirin 9030: Vắt kiệt từng milimet vuông silicon trong điều kiện bị hạn chế

Khả năng thiết kế chip của Huawei HiSilicon là một câu chuyện ở một chiều không gian khác.

Xét về diện tích chip, Kirin 9030 gần như có cùng kích thước với thế hệ trước 9020 (khoảng 140mm²), nhưng bên trong chứa nhiều thứ hơn: CPU nâng cấp từ 1 nhân lớn + 3 nhân vừa lên 1 nhân lớn + 4 nhân vừa, đơn vị tính toán GPU tăng từ 4 lên 6, NPU cũng có thêm một nhân Tiny, và bộ đệm các cấp được mở rộng toàn tuyến. Sự gia tăng mật độ của N+3 cho phép Huawei nhồi thêm nhiều khối logic hơn vào cùng một kích thước chip.

Về hiệu năng, phòng thí nghiệm STEEL đã trích dẫn các điểm benchmark công khai và đưa ra định vị rất rõ ràng: hiệu năng GPU của Kirin 9030 (Maleoon 935) gần như bắt kịp cấp độ flagship của năm 2022, điểm 3DMark WLE cao hơn 70% so với thế hệ trước, vượt nhẹ Snapdragon 8+ Gen 1, nhưng so với flagship hiện tại Snapdragon 8 Elite Gen 5, khoảng cách là 2.4 đến 2.6 lần.

Tình hình của CPU càng cho thấy rõ vấn đề. Số lệnh trên mỗi chu kỳ xung nhịp (IPC) của nhân lớn TaiShan Prime ngang bằng với Arm Cortex-X2, một thiết kế từ năm 2021. Nhân M1 Firestorm do Apple phát hành năm 2020 vẫn có IPC cao hơn 35%. Nhân P mới nhất của Apple M5 có IPC cao hơn 60%, và hiệu năng tuyệt đối gấp 2.7 lần.

Gốc rễ của khoảng cách không nằm ở thiết kế, mà nằm ở quy trình sản xuất. Apple và Qualcomm sử dụng TSMC N4, N3P - những quy trình này có lợi thế cơ bản trên đường cong điện áp-tần số: cùng một diện tích có thể nhồi nhiều bóng bán dẫn hơn, cùng một mức điện năng tiêu thụ có thể chạy ở tần số cao hơn. Trình độ thiết kế lõi của Huawei đang ở cấp độ tiên tiến thế hệ trước của ngành, nhưng bị mắc kẹt trong quy trình sản xuất cũ hơn hai thế hệ.

Khi quy trình sản xuất không còn đường tiến, Huawei chuẩn bị "gấp"

Phần có giá trị nhìn xa nhất của báo cáo chính là định luật tỷ lệ τ và lộ trình LogicFolding mà Huawei đã công bố tại hội nghị ISCAS năm 2026.

Việc thu nhỏ bán dẫn truyền thống tiến triển trên mặt phẳng hai chiều: làm bóng bán dẫn nhỏ hơn, làm dây kim loại mảnh hơn. Định luật Moore đã hoạt động hàng chục năm, thực chất chỉ làm một việc đó. Định luật tỷ lệ τ mà Huawei đề xuất hiện nay, chuyển mục tiêu tối ưu hóa từ miền không gian sang miền thời gian, cốt lõi là rút ngắn chi phí thời gian di chuyển và xử lý dữ liệu, bao gồm độ trễ chuyển mạch bóng bán dẫn, độ trễ truyền tín hiệu, độ trễ tính toán và lưu trữ.

LogicFolding là hiện thực hóa kỹ thuật của lý thuyết này. Nói một cách đơn giản, nó chia một khối logic tương tự thành hai lớp trên và dưới, xếp chồng đối diện nhau, kết nối bằng các kết nối lai có khoảng cách siêu mịn. Lợi ích trực tiếp của việc này là rút ngắn các đường dẫn tín hiệu dài nhất. Trong các chip hiện đại, một phần lớn điện năng tiêu thụ và độ trễ là do việc điều khiển các dây kết nối dài và các bộ đệm trung gian. Khi logic được gấp theo chiều dọc, các đường dẫn quan trọng trở nên ngắn hơn, tần số có thể tăng lên và điện năng tiêu thụ có thể giảm xuống.

Huawei đưa ra một lộ trình đầy tham vọng: Tần số của nhân lớn trên Kirin 9030 là 2.75GHz, mẫu thử trong phòng thí nghiệm đã đạt 3.39GHz, mục tiêu là đạt 5GHz vào năm 2031, đồng thời thông qua xếp chồng 3D để đẩy mật độ tương đương lên 295 MTr/mm², ngang bằng cấp độ TSMC 14A.

SemiAnalysis tỏ ra thận trọng với điều này. Họ chỉ ra rằng cách tính mật độ của Huawei khác với các xưởng đúc chip truyền thống: mật độ xếp chồng 3D được tính dựa trên diện tích đóng gói, việc xếp nhiều lớp logic có hoạt động chồng lên nhau một cách tự nhiên sẽ cho ra những con số cao hơn. Nếu dùng cùng một phương pháp để tính cho AMD MI450X (lớp trên N2 + lớp dưới N3P), mật độ lý thuyết lên tới 460.2 MTr/mm², vượt xa mục tiêu năm 2031 của Huawei.

Nhưng bản thân hướng đi này đáng được coi trọng. Về cơ bản, Huawei đi con đường này, trong bối cảnh quy trình sản xuất bị hạn chế, là "gánh vác công việc của xưởng đúc lên vai công ty thiết kế hệ thống". AMD V-Cache làm xếp chồng 3D trên bộ nhớ đệm, AMD MI350X chuyển IO và kết nối xuống chip nền, Huawei muốn làm triệt để hơn, trực tiếp tách một khối logic giống nhau ra, phân bố theo chiều dọc. Đây là một thách thức ở một cấp độ khác về độ khó kỹ thuật.

Kiểm soát xuất khẩu đã định hình lại chiều không gian của cuộc cạnh tranh

Kết luận cuối cùng của SemiAnalysis rất trực diện: Kiểm soát xuất khẩu không ngăn chặn được sự tiến bộ của chip Trung Quốc, nhưng đã thay đổi con đường và cái giá của sự tiến bộ đó.

N+3 của SMIC chứng minh rằng có thể đạt được mật độ logic cấp độ N6 mà không cần EUV. Nhưng con đường này có chi phí cao hơn, quy trình phức tạp hơn và tỷ lệ hao hụt khó kiểm soát hơn. Về phía trước, độ khó biên của mỗi bước đều tăng lên: nhiều mặt nạ hơn, yêu cầu độ chính xác chồng lớp khắt khe hơn, tạo mẫu nhiều lần đắt đỏ hơn. Về mặt lý thuyết, N+4 có thể đạt 137.8 MTr/mm² (ngang bằng TSMC N5), N+5 nếu thêm nguồn điện mặt sau thậm chí có thể tiến gần đến thư viện HP của Intel 18A. Nhưng mỗi bước đều khó hơn, đắt hơn và có dung sai lỗi nhỏ hơn bước trước.

Đồng thời, các quy trình N+2 và N+3 của SMIC đang được chuyển giao cho Hua Hong, và các công ty thiết kế như Alibaba Ping Tou Ge, Cambricon cũng có thể trở thành người hưởng lợi. Kiến thức sản xuất chip đang lan tỏa từ một xưởng đúc duy nhất ra toàn bộ hệ sinh thái, điều này làm loãng thêm hiệu lực của các biện pháp trừng phạt nhắm vào một doanh nghiệp duy nhất.

Trong khi đó, ở mảng thiết kế, Huawei và Đại học Bắc Kinh đã và đang phát triển các nguyên mẫu công cụ EDA nội địa cho LogicFolding. Điều này không đồng nghĩa với việc thay thế toàn bộ chuỗi công cụ hoàn chỉnh của Synopsys và Cadence, nhưng EDA nội địa đang tiến hóa theo hướng "tối ưu hóa phối hợp kiến trúc-quy trình sản xuất-đóng gói".

Một chi tiết thú vị: Trong quá trình tháo dỡ, STEEL phát hiện DRAM trên Kirin 9030 Pro đến từ Samsung (K4L2E165YD, LPDDR5X-9600, nút công nghệ 1a), trong khi phiên bản Pro Max 16GB có sự xuất hiện của cả chip đóng gói từ Samsung và CXMT (Trường Tân Lưu Tồn Trữ). Ngày đóng gói chip của CXMT được đánh dấu là tuần thứ 45 của năm 2025, mật độ quy trình tương đương cấp độ 1z của ngành. Điều này có nghĩa là chip nhớ Trung Quốc đã bắt đầu thâm nhập vào chuỗi cung ứng flagship của Huawei, mặc dù quy trình sản xuất vẫn落后 hơn Samsung